200 毫米矽晶圓上實現氧化物半導體單體 3D 整合

研究團隊展示了在 200 毫米矽晶圓上，以原子層沉積的氧化物半導體實現單體 3D 整合，使邏輯與記憶體能夠垂直互連，並支援高能效的元件設計。這項成果的關鍵不在於概念，而在於它做在標準尺寸的晶圓上。

單體 3D 整合與目前業界的 3D 堆疊並不相同。現行的做法是把分別製造完成的晶片以接合或矽穿孔的方式堆疊起來，而單體整合則是在同一片晶圓上，直接在既有電路層之上長出新的元件層；後者的層間連接密度可以高出數個量級。

阻礙單體整合的主要障礙是溫度。傳統矽電晶體的製造需要高溫製程，而這個溫度會破壞下層已經完成的電路與金屬連線。氧化物半導體之所以受到重視，正是因為它能在較低的溫度下沉積成膜，使得在完成的電路上方繼續堆疊成為可能。

原子層沉積則提供了必要的厚度控制。這種技術以單原子層為單位逐層成膜，能在複雜的表面結構上維持均勻的覆蓋；對於需要精確控制通道厚度的薄膜電晶體而言，這是達成一致特性的前提。

能效的改善來自距離。在當前的架構中，運算單元與記憶體之間的資料搬移消耗的能量往往超過運算本身；若記憶體能直接堆疊在邏輯層上方並以高密度垂直連線相接，搬移距離大幅縮短，這部分的能耗就能顯著降低。這正是所謂「記憶體牆」問題的直接解方之一。

後續觀察重點在於元件特性與可靠度的長期數據。200 毫米晶圓是研究與部分特殊製程的標準尺寸，但主流的先進製程使用 300 毫米晶圓；從實驗室的展示到可量產的製程，中間還有良率、一致性與長期穩定性等多道關卡需要跨越。