高通聯手三星推 2.1D 先進封裝，捨棄矽中介層繞過台積電 CoWoS 產能瓶頸

高通與三星宣布啟動 2.1D 先進封裝合作，藉由捨棄昂貴的矽中介層，以更低的成本實現小晶片（chiplet）之間的高速直連。這項技術成功繞過矽中介層的產能瓶頸，為次世代 AI 晶片提供高性價比的封裝方案，也讓晶片設計業者在台積電 CoWoS 之外多了一個選擇。

先進封裝近年成為 AI 晶片供應鏈中最緊俏的環節。台積電的 CoWoS 技術以矽中介層將運算晶片與高頻寬記憶體整合在同一基板上，是目前 AI 加速器的主流方案，但矽中介層的製造成本高、產能擴充速度有限，導致包括 NVIDIA 在內的主要客戶長期受到產能排程限制。業界因此積極尋找替代方案，2.1D 封裝便是其中之一。

所謂 2.1D 封裝，介於傳統 2D 封裝與需要矽中介層的 2.5D 封裝之間。其做法是在有機基板上直接建構高密度的重布線層，讓多顆小晶片之間仍能維持高速互連，但省去矽中介層這一昂貴且產能受限的元件。對高通這類需要大量出貨的行動與 PC 晶片業者而言，2.1D 提供的成本優勢與供應彈性相當具有吸引力。三星則透過這項合作，強化其晶圓代工與封裝一條龍服務的競爭力。

業界分析人士指出，2.1D 封裝並非要全面取代 CoWoS，而是針對不同效能等級與成本敏感度的產品提供分層選擇。頂級 AI 訓練晶片仍需要矽中介層提供的極高互連密度與訊號完整性，但推論晶片、行動 AI 處理器與邊緣運算裝置，則可能更適合 2.1D 這類兼顧成本的方案。若高通與三星能證明 2.1D 在量產良率與可靠度上達標，將對整個封裝市場的定價與產能分配產生影響。

對台灣供應鏈而言，這項發展提醒台積電及相關封測業者，先進封裝的技術路線正在分化。台積電本身也持續推進多種封裝技術，但客戶對成本與供應彈性的要求，可能促使更多晶片業者採取多元供應策略。

展望後續，高通採用 2.1D 封裝的首批產品何時推出、實際效能與成本表現如何，將是驗證這條技術路線的關鍵。市場也將觀察其他晶片業者是否跟進，以及台積電對此的回應。